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AD1935/AD1936/AD1937/AD1938/AD1939
Preliminary Technical Data
Rev. Pr
I
| Page 28 of 30
ADC control 2
Bit
0
Value
0
1
0
1
0
1
0
1
00
01
10
11
0
1
0
1
Function
50/50 (allows 32/24/20/16 BCLK/channel)
Pulse (32 BCLK/channel)
Drive out on falling edge (DEF)
Drive out on rising edge
Left Low
Left High
Slave
Master
64
128
256
512
Slave
Master
ABCLK pin
Internally generated
Description
LRCLK Format
BCLK Polarity
LRCLK Polarity
1
2
3
LRCLK Master/Slave
5:4
BCLKs per frame
6
BCLK Master/Slave
7
BCLK Source
Table 27
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